# IBM: su personal dice que un modelo ajustado con su propio VHDL está desplegado para que sus diseñadores lógicos expliquen código de diseño de hardware existente

Página: https://flyvolo.ai/es/changes/ev-20250514-chip-design-engineer-14
Fecha: 2025-05-14 · Etapa: Despliegue real
¿Puede este registro mover un juicio sobre una tarea? sí
Ocupación: https://flyvolo.ai/es/careers/chip-design-engineer

## Alcance

Estados Unidos, un empleador. Un artículo del personal del empleador dice que se ha desplegado, para uso de los diseñadores lógicos, un modelo ajustado por instrucciones y personalizado con su VHDL: los diseñadores pegan código y obtienen una explicación. Según el artículo, la proporción de valoraciones positivas frente a negativas ronda el 70% frente al 30%, y la empresa lo está desplegando para ayudar a los nuevos diseñadores a familiarizarse con los diseños existentes. La primera implementación está orientada a recoger valoraciones. El modelo explica código en lugar de escribirlo, y no se mide ningún cambio en el tiempo de los diseñadores.

## Fuente

- Dupuis, Nair, Ramji et al. (IBM Research and IBM Infrastructure) — 'Customizing a Large Language Model for VHDL Design of High-Performance Microprocessors', arXiv:2505.09610 (14 May 2025) — https://arxiv.org/abs/2505.09610 (fuente primaria)

## Qué significa esto

En un fabricante de chips, leer y entender el RTL existente se hace ahora con un modelo construido sobre el código propio de la empresa.

## Lo que todavía no demuestra

Una prepublicación propia de un solo empleador; la herramienta explica código y no lo escribe, y no se indica ningún efecto en tiempo ni en plantilla.

## Cómo comprobarlo por tu cuenta

Abra arXiv:2505.09610 y busque "We have deployed the instruction-tuned model for use by logic designers".


Más: https://flyvolo.ai/llms.txt