# A Samsung diz que automatiza o dimensionamento de transístores no seu próprio design analógico com aprendizagem por reforço e algoritmos genéticos, reduzindo para cerca de metade o tempo de design da HBM4

Página: https://flyvolo.ai/pt/changes/ev-20260317-chip-design-engineer-13
Data: 2026-03-17 · Fase: Implementação real
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Profissão: https://flyvolo.ai/pt/careers/chip-design-engineer

## Âmbito

Coreia do Sul. A página do próprio fabricante de chips sobre uma palestra do responsável pelo seu centro de IA para soluções de dispositivos diz que a Samsung está a aplicar IA agêntica nos seus fluxos de design, com foco no design analógico e lógico, que incorporou aprendizagem por reforço e algoritmos genéticos para automatizar o dimensionamento de transístores, que prevê antecipadamente violações das regras de design e as incorpora no layout, e que o tempo de design foi reduzido em cerca de 50%, permitindo até 13 Gbps por pino na HBM4. A afirmação da própria empresa sobre os seus próprios chips; não diz quem define a topologia e a especificação, e o fluxo de layout multiagente na mesma página é um plano futuro.

## Fonte

- Samsung Semiconductor tech blog — 'Samsung Showcases Agentic AI–Driven Semiconductor Engineering Innovation at NVIDIA GTC 2026' (published September 4, 2026; talk of March 17, 2026) — https://semiconductor.samsung.com/news-events/tech-blog/samsung-showcases-agentic-ai-driven-semiconductor-engineering-innovation-at-nvidia-gtc-2026/ (fonte primária)

## O que isto significa

No design analógico de um grande fabricante de chips, o dimensionamento de transístores passou para a pesquisa automatizada.

## O que ainda não demonstra

A afirmação da própria empresa, sem nada sobre quem define a topologia e a especificação.

## Como o verificar por si

Abra a publicação do blogue técnico da Samsung Semiconductor sobre IA agêntica na NVIDIA GTC 2026 e procure «to automate transistor sizing».


Mais: https://flyvolo.ai/llms.txt